Chương trình theo vdcheck.sf.net

Chương trình giống như trình biên dịch kiểm tra nguồn Verilog cho các lỗi thiết kế phổ biến. Công cụ này có thể giúp bắt đầu lập trình viên Verilog, những người không nhận thức được những cạm bẫy thiết kế phổ biến và các lập