Dự án này phát triển một bộ xử lý DSP được tối ưu hóa cho các hoạt động FIR/IIR/DCT. Mã hóa được thực hiện trong VHDL, và được dự định để được tổng hợp bởi Altera Quartus II.
lịch sử phiên bản
- Phiên bản initial đăng trên 2004-11-24
Một số bản sửa lỗi và cập nhật - Phiên bản N/A đăng trên 2004-11-24
Chi tiết chương trình
- Mục: Phát triển > Khác
- Publisher: dsp-gatech.sf.net
- Giấy phép: Miễn phí
- Giá: N/A
- Phiên bản: Array
- Nền tảng: windows